UDP的定义与使用

UDP定义的基本格式

UDP在Verilog HDL也可以看成是一个模块,因此与module模块的定义在语法是同一级别的,所以UDP的定义不能在module与endmodule之间。一般一个UDP定义也是单独一个文件。UDP定义的基本语法如下所示:

// UDP 定义的基本语法格式
primitive udp_name(port_list)
	port_declaration

	udp_body
endprimitive

// 定义UDP的关键词不是 module,而是 primitive
// udp_name 为 UDP 元件名
// port_list 为端口列表,其中第一个是输出端口,后面是输入端口
// port_declaration 为端口声明
// 端口信号只能是1位的标量信号,而不能是双向端口
// UDP中信号的取值状态为:1/0/x,没有 z 的状态
// 输入信号可以多个,但输出信号只能一个且是最后一个
// udp_body 为 UDP 实现逻辑功能的实现部分,一般用 table/endtable 语句描述

UDP的逻辑功能是通过状态表格来实现的,它是以 table 开头,并以 endtable 结束,中间的每一行代表一个逻辑状态,每一行的对应的输入与输出的顺序需要与端口列表中的信号一致。

已标记关键词 清除标记
©️2020 CSDN 皮肤主题: 深蓝海洋 设计师:CSDN官方博客 返回首页
实付 29.90元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、C币套餐、付费专栏及课程。

余额充值